图所示逻辑电路,设触发器的初始状态均为“0”。当RD=1时,该电路的逻辑功能为(  )。 A.同步八进制加法计数器 B.同步八进制减法计数器 C.同步六进制加法计数器 D.同步六进制减法计数器

题目
图所示逻辑电路,设触发器的初始状态均为“0”。当RD=1时,该电路的逻辑功能为(  )。

A.同步八进制加法计数器
B.同步八进制减法计数器
C.同步六进制加法计数器
D.同步六进制减法计数器

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  • 第1题:

    计数器电路如图题7.1所示。设各触发器的初始状态均为“0”,分析该电路的逻辑功能。


    参考答案:由图可以写出各个触发器驱动方程和状态转换表由状态转换表,可以绘制出逻辑波形图

  • 第2题:

    试画出图题5-14所示各触发器输出Q端的波形,CLK、 A和B的波形如图所示。(设Q初始状态为0)


    答案:

  • 第3题:

    试画出图题5-20所示电路中触发器输出Q1、Q2端的波形,CLK的波形如图所示。(设Q初始状态为0)


    答案:  

  • 第4题:

    画出图题5-10所示的JK触发器输出端Q端的波形,CLK的波形如图所示。(设Q初始状态为0)


    答案:

  • 第5题:

    试画出图题5-16所示触发器输出Q端的波形,CLK 的波形如图所示。(设Q初始状态为0)


    答案:

  • 第6题:

    逻辑电路如图所示,当A=“0”,B=“1”时,C脉冲来到后,D触发器应( )。


    A.具有计数功能
    B.保持原状态
    C.置“0”
    D.置“1”

    答案:A
    解析:
    “=1”为异或门的逻辑符号,即F=ab+ab

  • 第7题:

    由两个主从型JK触发器组成的逻辑电路如图a)所示,设Q1、Q2的初始态是0、0, 已知输入信号A和脉冲信号CP的波形,如图b)所示,当第二个CP脉冲作用后,Q1、Q2将变为:


    A. 1、1
    B. 1、0
    C. 0、1
    D.保持0、0不变

    答案:C
    解析:
    提示:该触发器为负边沿触发方式,即:当时钟信号由高电平下降为低电平时刻输出端的状态可能发生改变。

  • 第8题:

    图所示逻辑电路,设触发器的初始状态均为0,当

    时,该电路实现的逻辑功能是(  )。

    A.同步十进制加法计数器
    B.同步八进制加法计数器
    C.同步六进制加法计数器
    D.同步三进制加法计数器

    答案:C
    解析:
    ①组成:该电路由于CP端连在一起,因此是同步计数器;
    ②列写驱动方程:J2=K2=Q1nQ0n,

    ③列写存储器状态方程:

    ④初始值为000,计数器CP释放脉冲后,计数循环为000→001→010→011→100?101。
    故为同步六进制加法计数器。

  • 第9题:

    逻辑电路图及相应的输入CP、A、B的波形分别如图所示,初始状态Q1=Q2=0,当RD=1时,D、Q1、Q2端输出的波形分别是(  )。




    答案:A
    解析:
    首先分析D端输出,D的逻辑表达式为

    故只有当A=B=1时,D=0,可排除B、D项。D触发器为边沿触发器,特征表如题28解表所示,输出Q只在时钟信号边沿改变,分析可得,A、C选项的Q1端输出均为正确的。对于第二个JK触发器,它的时钟信号与CP相反,当Q1=1时,输出Q2在每个时钟信号的下降沿翻转;当Q1=0时,输出Q2在时钟信号的下降沿变为0,可得A项正确。

  • 第10题:

    同步时序逻辑电路中,所有触发器状态的变化都是在()操作下()进行的;异步时序逻辑电路中,各触发器的时钟信号(),因而触发器状态的变化并不都是()发生的,而是()


    正确答案:同一个时钟信号;同时;不同;同时;有先有后

  • 第11题:

    关于触发器,以下说法错误的()。

    • A、触发器是组成组合逻辑电路的基本单元
    • B、触发器是组成时序逻辑电路的基本单元
    • C、触发器具有记忆功能
    • D、触发器有两个稳定状态

    正确答案:A

  • 第12题:

    单选题
    对于时序逻辑电路和组合逻辑电路,下列说法不正确的是(  )。
    A

    时序逻辑电路的特点是:在某时刻的输出不仅与该时刻的输入和电路状态有关,还与前面时刻的输入和电路状态有关

    B

    时序逻辑电路是由组合逻辑电路和存储电路(触发器)构成的

    C

    组合逻辑电路使电路具有记忆功能

    D

    时序逻辑电路按功能可以分为寄存器和计数器两大类


    正确答案: C
    解析:
    时序逻辑电路由组合逻辑电路和存储电路(触发器)构成,其特点是在某时刻的输出不仅与该时刻的输入和电路状态有关,还与前面时刻的输入和电路状态有关。时序逻辑电路按功能可以分为寄存器和计数器两大类。

  • 第13题:

    计数器电路如图题7.3所示。设各触发器的初始状态均为“0”,要求:

    (1) 写出各触发器的驱动方程和次态方程;

    (2)画出次态卡诺图;画出状态转换图并说明该计数器电路的逻辑功能;


    参考答案:

  • 第14题:

    试画出图题5-15所示各触发器输出Q端的波形,CLK 的波形如图所示。(设Q初始状态为0)


    答案:

  • 第15题:

    画出图题5-11所示的脉冲JK触发器输出Q端的波形,输入端J K与CLK的波形如图所示。(设Q初始状态为0)


    答案:

  • 第16题:

    试画出图题5-19所示电路中触发器输出Q1、Q2端的波形,输入端CLK的波形如图所示。(设Q初始状态为0)


    答案:

  • 第17题:

    D触发器组成的电路如图a)所示。设Q1、Q2的初始态是0、0,已知CP脉冲波型,Q2的波形是图b)中哪个图形?


    答案:A
    解析:
    提示:从时钟输入端的符号可见,该触发器为正边沿触发方式。即:当时钟信号由低电平上升为髙电平时刻,输出端的状态可能发生改变,变化的逻辑结果由触发器的逻辑表决定。

  • 第18题:

    在图示逻辑电路中,触发器的初始状态是“1”态,当RD端保持高电平,在SD端加一负脉冲时,触发器的新态是( )。



    A.翻转到“0”态
    B.保持“1”态
    C.先翻转到“0”,马上回到“1”态
    D.无规律翻转不能确定

    答案:B
    解析:
    基本RS触发器

  • 第19题:

    图示逻辑电路,当A=1,B=0时,则CP脉冲来到后D触发器状态是(  )。


    A. 保持原状态
    B. 具有计数功能
    C. 置“0”
    D. 置“1”

    答案:B
    解析:
    D触发器的特征方程Qn+1=D,故电路的逻辑式为:



    故当A=1,B=0时,则:



    因此,随着CP脉冲的到来,触发器的状态Q是随着输入信号D改变,则D触发器的状态具有计数功能。

  • 第20题:

    图所示逻辑电路,当A=0,B=1时,CP脉冲到来后D触发器(  )。

    A.保持原状态
    B.置0
    C.置1
    D.具有计数功能

    答案:C
    解析:

  • 第21题:

    时序逻辑电路一般是由()构成的。

    • A、门电路
    • B、组合逻辑电路
    • C、组合逻辑电路与门电路
    • D、组合逻辑电路和触发器

    正确答案:D

  • 第22题:

    下列说法不正确的是()。

    • A、逻辑电路可以分为组合逻辑电路和时序逻辑电路两类
    • B、组合逻辑电路中任意时刻产生的稳定输出信号,不仅取决于该时刻电路的输入信号,还取决于电路原来的状态
    • C、时序逻辑电路通常由组合电路和存储电路组成
    • D、存储电路是由触发器组成的

    正确答案:B

  • 第23题:

    含有触发器的数字电路属于()。

    • A、组合逻辑电路
    • B、时序逻辑电路
    • C、逻辑电路
    • D、门电路

    正确答案:B